Chips en abundancia - Calendae | Informática, Electrónica, CMS, Ciberseguridad

Chips en abundancia

Hola y mil gracias por leerme. Te habla Simón Sánchez y en el día de hoy te voy a contar sobre Chips en abundancia

Durante las últimas dos semanas nos ha entretenido una plétora de anuncios que describen la tecnología «revolucionaria» de semiconductores / microprocesadores que prometen efectos de gran alcance en la industria. Estos incluyen la presentación de PA Semi de su procesador Power de doble núcleo de ultra baja potencia, el nuevo anuncio del chip de cuatro núcleos de AMD de Barcelona, ​​la demostración de Intel de su procesador teraflop de 80 núcleos, la presentación de un nuevo procesador de flujo masivamente paralelo y la introducción de la nueva tecnología DRAM integrada de IBM. Y este es sólo un ejemplo. Febrero marcó el comienzo de una explosión cámbrica en toda regla de dispositivos semiconductores.

La mayoría de estos avances no entrarán en vigor hasta 2008, y mucho más en el caso de la maravilla de 80 núcleos de Intel. ¿Cuánto efecto? Separar la exageración de la sustancia siempre es un desafío cuando los anuncios aún están calientes, pero lo intentaré.

Ochenta núcleos, sin esperas

Intel demostró su prototipo de 80 núcleos esta semana en la Conferencia Internacional de Circuitos de Estado Sólido (ISSCC). El chip de 1+ teraflop se implementa con tecnología de 65 nm. La versión demostrada en la conferencia consistió en núcleos de punto flotante bastante simples para obtener los títulos de los títulos en teraflop. Pero afirmar que es equivalente a un bastidor de servidores HPC o mainframe, como han hecho algunos analistas, es solo hiperventilación. Sin duda, producir una versión comercialmente viable con núcleos basados ​​en la arquitectura Intel requerirá un tamaño de función mucho más pequeño y una ingeniería más ingeniosa. Sin embargo, el consumo de energía de 62 vatios es asombroso, mientras que los enrutadores en chip y el apilamiento de memoria 3-D ofrecen un enfoque innovador para una arquitectura de múltiples núcleos.

Más Barcelona

Aprovechando también la fase ISSCC, AMD ha publicado algunos detalles adicionales sobre su próximo procesador Opteron de cuatro núcleos «Barcelona», previsto para mediados de 2007. En lo que debería hacer que las aplicaciones informáticas de alto rendimiento sean particularmente felices, el nuevo procesador se duplicará. el pipeline de ejecución de coma flotante de Barcelona hasta un ancho de 128 bits, permitiendo el doble de flujo de instrucciones y datos FP. La mayoría de las otras funciones anunciadas están relacionadas con nuevas funciones de ahorro de energía. Por ejemplo, PowerNow! la tecnología se mejorará para proporcionar un ajuste dinámico de las frecuencias principales, de modo que las unidades individuales no se sobrecalienten cuando estén inactivas o tengan cargas bajas. La interfaz de memoria del sistema también incluirá la capacidad de apagar la lógica de la memoria cuando no esté en uso. Además, el diseño utiliza «compuerta de reloj» para permitir el apagado automático de áreas lógicas que no se están utilizando.

Puerta de reloj extrema

Clock gating, la función que desactiva dinámicamente los circuitos que no están en uso, se está volviendo cada vez más común a medida que los diseñadores están obsesionados con ahorrar energía. La funcionalidad se lleva a un nuevo nivel en el nuevo procesador dual-core PA6T-1682M PWR deficiente de PA Semi, que consume solo 5-13 vatios de potencia a 2 GHz. En esta implementación, la sincronización de reloj se usa sistemáticamente para apagar los circuitos no utilizados. en todo el procesador. Con el nuevo énfasis en la conservación de energía en las tecnologías de la información, parece probable que se convierta en una técnica más popular para reducir el uso de energía. Según Mark Hayter, arquitecto jefe de sistemas de PA Semi, el uso de la compuerta de reloj requiere que el arquitecto del procesador integre la metodología durante la fase de diseño; no es algo que pueda adaptarse.

«Creo que la mayoría de la gente hizo algún grado de sincronización del reloj», señaló Hayter, «pero ciertamente no al nivel de granularidad que hemos logrado».

Un nuevo procesador de flujo

Otra arquitectura integrada de alto rendimiento que atrajo cierta atención en la ISSCC fue el nuevo Stream Processor de SPI. Bill Dally, presidente de CS en Stanford, cofundó SPI (Stream Processor Inc.) en 2004 con la idea de desarrollar un procesador de flujo altamente paralelo para el procesamiento de señales digitales. El procesador consta de un conjunto de núcleos heterogéneos, que incluye una unidad de datos paralelos (DPU) y dos núcleos MIPS: uno para el sistema operativo y otro para administrar subprocesos DSP y descargar funciones de cálculo intensivo al DPU. El hechizo actual de la DPU ejecuta miles de millones de operaciones por segundo (gigaops), pero la joven startup ya está buscando una versión de teraops para la próxima generación.

Según Matthew Papakipos, director de tecnología de PeakStream, “Bill Dally de SPI ha sido un líder en la investigación académica sobre el desarrollo de arquitecturas de hardware para procesadores de flujo. Esta investigación ha tenido una gran influencia en una amplia variedad de proyectos de hardware moderno, incluidos procesadores gráficos programables, procesadores IBM / Sony / Toshiba Cell y próximos proyectos de CPU de muchos núcleos. Es probable que el procesador SPI tenga un impacto significativo en el procesamiento de señales digitales para aplicaciones integradas «.

Se incluye una interfaz de programación C estándar (junto con algunas extensiones de procesamiento de flujo) para proporcionar a los desarrolladores un entorno de software familiar. El acceso a la jerarquía de memoria es administrado por el compilador / sistema de tiempo de ejecución para aprovechar la ubicación de los datos. Parece prometedor.

Desafíos DRAM integrados SRAM

La nueva RAM dinámica integrada (DRAM) de IBM para memoria en chip también se anunció en la ISSCC. La nueva DRAM está diseñada para reemplazar la RAM estática (SRAM) que se usa actualmente para el almacenamiento en caché en chip en la mayoría de los procesadores. Hasta ahora, debido a que era mucho más lento que SRAM, DRAM se relegaba principalmente a la memoria fuera del chip. Aunque no es tan rápido como SRAM, DRAM tiene los beneficios de un tamaño más pequeño, menos pérdidas de memoria y mejores características de rendimiento en general.

Especialmente para chips multinúcleo de alto rendimiento, el desequilibrio entre la memoria y la velocidad del procesador sigue siendo uno de los problemas fundamentales que limitan el rendimiento general de la aplicación. El resultado son procesadores formados por núcleos que flotan en un vasto mar de cachés SRAM. El procesador Itanium es probablemente el ejemplo más extremo de este tipo de disposición, pero de ninguna manera es el único.

En el pasado, IBM utilizó DRAM incorporada en su procesador basado en PowerPC para supercomputadoras Blue Gene / L. Esta nueva tecnología permitirá DRAM en chip en los chips líderes de IBM en 2008 como parte de sus ofertas de 45nm. IBM dice que la DRAM incorporada duplicará efectivamente el rendimiento del procesador más allá de lo que podría haberse logrado con el escalado tradicional.

Al menos para IBM, esto parece una tecnología imprescindible. Han estado publicitando elogios de la DRAM incorporada durante algún tiempo, y la tecnología soluciona muchas de las deficiencias de SRAM, especialmente para los chips de gama alta. AMD está estudiando la tecnología Z-RAM de Innovative Silicon para cachés más densos, por lo que en este caso puede optar por no aprovechar la asociación con IBM. Intel está estudiando la memoria de celda de cuerpo flotante para reemplazar SRAM, pero aún no está comprometida con la producción comercial.

Super FPGA

Los investigadores del Instituto Politécnico de Worcester (WPI) quieren desarrollar un nuevo tipo de dispositivo informático reconfigurable que tenga el rendimiento superior y las características de consumo de energía de un ASIC, pero la capacidad de programación de un FPGA. Según el anuncio de esta semana: «Usando un tipo de procesamiento paralelo llamado procesamiento de flujo, el chip completará cientos de cálculos simultáneamente, lo que le permitirá funcionar hasta 300 veces más rápido que los microprocesadores y aproximadamente 15 veces más rápido que los FPGA».

DARPA está financiando esto con una modesta prima de 18 meses, $ 150,000, así que no espere milagros en el próximo año o dos.

Salto cuántico

Quizás la mayor noticia relacionada con procesadores de las últimas semanas proviene de una empresa que tiene muy poco que ver con la informática digital. El martes, una pequeña empresa canadiense llamada D-Wave mostró su prototipo de computadora cuántica. Frente a unos pocos cientos de personas en Mountain View, California, la computadora de 16 qubit de D-Wave (el hardware cuántico real estaba fuera del sitio) ejecutó tres aplicaciones diferentes. Luego, la empresa presentó su visión de cómo el control de calidad cambiará para siempre la naturaleza de la informática. Como principal proveedor de CC comercial, D-Wave busca convertirse en el Cray de la computación cuántica.

Para comprender verdaderamente la computación cuántica se requiere una licenciatura en física y tal vez incluso la creencia en universos paralelos. Pero incluso los simples mortales pueden apreciar las posibilidades de esta nueva tecnología. Lea nuestra cobertura del informe de Bob Feldman y yo (sin parientes) en la edición de esta semana para ver de qué se trata todo el escándalo.

Y para obtener una perspectiva general de las noticias de HPC, chips o de otro tipo, consulte la excelente conclusión de John West: The Week in Review.

—-

Como siempre, los comentarios de Calendae son bienvenidos y alentados. Escríbeme, Michael Feldman, un [email protected].

Recuerda compartir en en tu Twitter y Facebook para que tus colegas lo vean

??? ? ? ???

Comparte