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Imec y el primer chip de procesador de 3 nm de la industria del registro de cadencia – Calendae

Hola otra vez. Te habla Jordi Oriol y hoy hablaremos sobre Imec y el primer chip de procesador de 3 nm de la industria del registro de cadencia – Calendae

Instituto de Investigación en Nanoelectrónica IMEC es Sistemas de diseño de cadencia trabajaron juntos para producir un archivo cinta adhesiva para que el primer núcleo de procesador de 64 bits de la industria como chip de prueba se integre en un nodo nominal de 3 nm. El proyecto de cinta, orientado al avance del diseño de chips de 3 nm, se completó utilizando reglas de diseño orientadas a la litografía ultravioleta extrema (EUV) y las herramientas de inmersión 193 (193i) y Cadence.

Cadencia es Imec crearon y validaron archivos GDS utilizando un flujo de herramientas de cadencia modificado. Se basa en una pila de metal que utiliza un paso de enrutamiento de 21 nm y un paso de polo de contacto de 42 nm creado con datos de una capa de metal hecha en un experimento anterior. Las herramientas de cadencia utilizadas incluyen Sistema de implementación innovador que hace uso de cálculos masivamente paralelos para que el sistema de implementación física alcance los objetivos de potencia, rendimiento y área (PPA). los Tal herramienta de síntesis proporciona la síntesis RTL que cumple con los requisitos del nodo de proceso FinFET.

IMEC utilizó una CPU estándar de la industria de 64 bits para el diseño con una biblioteca de células estándar personalizada de 3 nm. Para el proyecto, se probaron las reglas de litografía EUV y 193i para proporcionar la resolución requerida, al tiempo que proporciona la comparación de PPA bajo dos supuestos de modelado diferentes.

Imec está comenzando a trabajar en máscaras y litografía, inicialmente con el objetivo de utilizar procesos de inmersión EUV de doble patrón y cuádruple autoalineación (SAQP). Con el tiempo, Imec espera agilizar el proceso para utilizar un solo paso en el escáner EUV. En última instancia, las fábricas pueden migrar a un archivo programado versión de alta apertura numérica de los sistemas EUV actuales para hacer chips de 3 nm.

Además de las características más finas, las dos primeras capas de chips de 3 nm pueden usar diferentes técnicas de metalización y metales como el cobalto, dijo Ryoung-Han Kim, jefe del grupo de I + D de Imec. También se espera que el nodo utilice nuevos diseños de transistores, como nanocables o nanohojas, en lugar de los FinFET utilizados en los procesos actuales de 16 nm y más finos.

A medida que el tamaño del proceso se reduce al nodo de 3 nm, la variación de la interconexión se vuelve mucho más significativa «, dijo An Steegen, vicepresidente ejecutivo de tecnología y sistemas de semiconductores en Imec.» Nuestro trabajo en el chip de prueba permitió la medición y mejora de la variación de interconexión y la validación del proceso de fabricación de 3 nm. Además, las soluciones digitales de Cadence ofrecieron todo lo necesario para esta implementación de 3 nm. Gracias al flujo bien integrado de Cadence, las soluciones fueron fáciles usar, lo que ayudó a nuestro equipo de ingeniería a mantenerse productivo mientras desarrollaba el conjunto de reglas de 3 nm.

Imex y Cadence están alcanzando nuevas alturas junto con este nuevo tape-out de 3 nm, que puede transformar el futuro de los proyectos móviles en nodos avanzados. Para obtener más información sobre la tecnología EUV y 193i, consulte la artículo sobre esto aquí.

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