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James Reinders de Intel sobre programación paralela y MIC

Hola otra vez. Te habla Simón Sánchez y en el día de hoy hablaremos sobre James Reinders de Intel sobre programación paralela y MIC

El 30 de enero de 2015 en la sede de Colfax International en Sunnyvale, California, el experto en procesamiento paralelo de Intel, James Reinders, se reunió con Vadim Karpusenko, ingeniero principal de investigación de HPC en Colfax International, para una discusión ilustrada sobre el futuro de la programación paralela. y productos de arquitectura Intel MIC. Como director y evangelista jefe de Intel Corporation, Reinders es responsable de transmitir el mensaje de Intel sobre cómo obtener el mejor rendimiento de su hardware.

«En Intel creamos excelentes productos con muchas características, pero el desafío es cómo explicar cómo usarlo, cómo obtener estándares que lo respalden, herramientas que lo respalden y cómo capacitar a los desarrolladores de software», dice Reinders sobre su rol como embajador.

La dinámica que condujo a la era de muchos núcleos de hoy se remonta a 2005. Los enfoques tradicionales para aumentar el rendimiento de la CPU, como aumentar la velocidad del reloj, chocar contra una pared y los fabricantes de chips han compensado las ganancias de rendimiento perdidas al cambiar. a arquitecturas de hyperthreading y multinúcleo. Pero los cambios de hardware no serían fructíferos sin un software que pueda aprovechar los núcleos adicionales. Esto requirió repensar los algoritmos y enfoques, dice Reinders.

En este video de 50 minutos, Reinders examina el camino de la arquitectura de muchos núcleos integrados (MIC) de Intel desde la primera generación de Xeon Phi (Knights Corner) hasta el próximo lanzamiento de Knights Landing (KNL) y el muy esperado producto de tercera generación. , con nombre en código Knights Hill (KNH). Se necesitan algunos años para que el diseño pase del concepto al producto, dice Reinders, pero confirma que el trabajo en Knights Landing está casi completo y también que hay un equipo trabajando en la tercera generación de Xeon Phi, Knights Hill. . También proporciona algunos detalles interesantes sobre la tecnología de proceso subyacente.

“Tenemos muchas innovaciones bajo la manga y la que definitivamente hemos confirmado es esta [Knights Hill] será sobre tecnología de proceso de próxima generación «, comparte Reinders.» Knights Landing es emocionante ya que se trata de 14 nm por primera vez para Xeon Phi. Knights Hill se encargará del proceso de 10 nm, lo que nos da más densidad, más rendimiento, potencia y capacidades. Tendrá que esperar para ver lo que hemos hecho en los núcleos. Pero es una colección de dispositivos x86, arquitectura Intel, así que continuaremos con la historia de la programación que tiene esta compatibilidad de alto nivel con los estándares y la arquitectura de Intel «.

El punto que Reinders realmente trae a casa es que los chips Phi han sido diseñados para permitir mejoras dramáticas en el rendimiento de códigos altamente paralelos.

«La arquitectura MIC … es nuestro enfoque cuando diseñamos el chip asumiendo que se ejecutará un programa paralelo», dice. “Esto es lo que realmente lo distingue de nuestros otros productos. Lo hemos optimizado para ejecutar un programa paralelo lo más rápido posible y es absolutamente terrible ejecutar un programa no paralelo. Mientras que nuestros procesadores habituales (nuestros Xeons, nuestros procesadores Core y nuestros procesadores Atom) están diseñados para equilibrarse con el mundo real. Están diseñados para permitirle escribir programas paralelos en ellos y obtener beneficios, pero también están diseñados para manejar cosas como cargas de trabajo de servidor y cargas de trabajo multitarea que puede encontrar en una tableta, computadora de escritorio, etc.

«Para la arquitectura MIC, lo tiramos por la ventana y dijimos, y si diseñamos sabiendo que el programador solo nos lanza un programa paralelo, intentará aprovechar los 61 núcleos del Xeon Phi actual, y si lo diseñamos, y resulta que podemos poner más núcleos en un dispositivo porque podemos deshacernos de algunas de las funciones que pueden encargarse de los programas seriales y no paralelos. Y como ingeniero, esto me emociona porque estás diseñando para un punto de diseño diferente y eso es exactamente lo que es. Arquitectura MIC.

«En Intel, adoptamos el enfoque de hacerlo compatible, por lo que en realidad es un clúster SMP en un chip x86, es realmente una arquitectura Intel en muchos núcleos y lo único que hemos renunciado es que no lo hemos hecho. diseñarlo para ejecutar bien cargas de trabajo en serie; lo diseñamos asumiendo que hará cargas de trabajo paralelas, por lo que obviamente es un ajuste natural para la informática técnica y HPC, pero no lo verá en su teléfono móvil o tableta en el corto plazo porque simplemente no lo hará es ese nivel de paralelismo que se utiliza allí «.

1. James Reinders y su papel en Intel. – 00:47
2. ¿Por qué son importantes la programación paralela y la modernización del código? – 01:49
3. Breve introducción a la arquitectura MIC y los coprocesadores Xeon Phi. – 04:03
4. ¿Qué tipo de aplicaciones se benefician de la arquitectura MIC? – 07:16
5. ¿Cómo abordar la transferencia de código para la arquitectura MIC? – 09:58
6. Novedades de Knights Landing. – 15:24
7. Detalles del diseño del chip Knights Landing. – 19:54
8. MIC de tercera generación – Knights Hill. – 21:16
9. ¿Cómo puedo preparar mi código para el futuro? – 11:15 pm
10. Memoria de gran ancho de banda en KNL. – 27:35
11. Detalles sobre los libros de James Reinders. – 29:59
12. Futuro de la programación paralela. – 34:37
13. ¿Nuevos lenguajes de programación paralelos? – 38:16
14. Futuro de las bibliotecas paralelas. – 40:01
15. ¿Cómo aprender a programar en paralelo? – 45:22
16. Capacitación para desarrolladores de Colfax. – 48:20

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