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La semana bajo revisión

Hola, un placer verte por aquí. Te escribe Simón Sánchez y esta vez te voy a contar sobre La semana bajo revisión

Aquí hay un resumen de los aspectos más destacados del flujo de noticias de esta semana según lo informado por Calendae.

GE utiliza tecnología GPGPU en plataformas robustas

PRACE otorga 4,3 millones de horas base a sistemas prototipo

AMD anuncia una sólida infraestructura para la próxima línea «Magny-Cours»

Eurotech lanza Aurora Au-5600

Clustercorp lanza Rocks + 5.3

QLogic anuncia un conjunto de productos ampliado por EMC Select

Intel lanza el procesador de la serie Xeon 5600

Las supercomputadoras CX1 Deskside de Cray ahora están disponibles con la serie Intel Xeon 5600

KAUST comienza a trabajar con Totalview

R Systems selecciona ScaleMP para el aprovisionamiento SMP virtual dinámico

Los servidores Supermicro son compatibles con los procesadores Intel Xeon serie 5600/3600

El nuevo sistema de renderizado BOXX cuenta con seis procesadores principales y unidades de estado sólido

SGI anuncia soporte para procesadores Intel Xeon serie 5600

Cycle Computing lanza CycleCloud para ciencias de la vida

CLC bio lanza el ensamblador de novo de todo el genoma

India lanza el sombrero en la carrera petaflop

Desde que Roadrunner rompió la barrera del petaflop en junio de 2008, otras organizaciones han estado ansiosas por seguir su ejemplo. Uno de los últimos grupos en dar a conocer sus planes es Pune, el Centro de Desarrollo de Computación Avanzada de la India, o C-DAC.

En una reciente Artículo de noticias financieras,

El costo total del proyecto será de casi $ 220 millones (Rs 1,000 crore) y los costos de mantenimiento diario solo serán de alrededor de $ 50,000 (Rs 20-25 lakh) por día, según Rajan T Joseph, gerente general de C-DAC. Vaya, 50.000 dólares al día equivalen a 18 millones de dólares al año. Al principio pensé que podría ser un error, pero después de investigar un poco, descubrí que las facturas de energía en los centros de supercomputadoras suelen ascender a decenas de millones de dólares al año.

Por lo tanto, tiene sentido que los funcionarios de CDAC digan que el mayor obstáculo será impulsar el sistema. Su sistema de teraflop actual, PARAM Yuva, requiere 1 MW de potencia, pero un sistema de petaflop utilizará 20 MW, lo que requerirá una planta de energía separada. Sin embargo, esperan completar el sistema para 2012.

PARAM Yuva se utiliza para aplicaciones como la simulación electromagnética computacional. La máquina ya ha realizado cálculos que consisten en dos mil millones de puntos de celda y posteriormente intentará una simulación con cuatro mil millones de puntos de celda, lo que establecerá un récord mundial, dijo Hemant Darbari, director ejecutivo de C-DAC.

Hasta ahora, los únicos dos sistemas petaflop anunciados públicamente se encuentran en los Estados Unidos: Jaguar en el Oak Ridge National Lab y Roadrunner en el Los Alamos National Lab, pero en los últimos meses se han anunciado proyectos petaflop en China, Japón y, más recientemente, también en Rusia. a otros proyectos petaflop estadounidenses en curso, como Blue Waters.

Los investigadores de IBM no tienen a dónde ir más que a

Cuando tienes un pequeño espacio habitable, IKEA te insta a ir en vertical. Bueno, de manera similar, una asociación entre IBM e investigadores suizos está considerando técnicas de integración vertical para poder montar múltiples transistores en un chip y, en el proceso, mantener viva la ley de Moore durante otros 15 años.

La ley de Moore establece que la cantidad de transistores que se pueden colocar en un chip se duplicará cada 18 meses. Ha existido durante más de 50 años, pero los chips se están quedando sin espacio horizontal, por lo que no hay ningún lugar adonde ir más que hacia arriba. Esta tecnología se llama integración 3D.

Del artículo:

La semana pasada, IBM, la École Polytechnique Fédérale de Lausanne (EPFL) y el Instituto Federal Suizo de Tecnología en Zurich (ETH) firmaron un proyecto colaborativo de cuatro años llamado CMOSAIC para comprender cómo las últimas técnicas de enfriamiento de chips pueden admite arquitectura de chip 3D. A diferencia de los procesadores actuales, el proyecto CMOSAIC considera una arquitectura de pila 3D de múltiples núcleos con una densidad de interconexión de 100 a 10,000 conexiones por milímetro cuadrado. Los investigadores creen que estas pequeñas conexiones y el uso de microcanales de refrigeración líquida delgados que miden solo 50 micrones de diámetro entre chips activos son los eslabones faltantes para lograr una computación de alto rendimiento con las futuras pilas de chips 3D.

“En los Estados Unidos, los centros de datos ya consumen el dos por ciento de la electricidad disponible y el consumo se duplica cada cinco años. En teoría, a este ritmo, una supercomputadora en el año 2050 requerirá toda la producción de la red eléctrica de EE. UU. «, Dijo el profesor John R. Thome, profesor de transferencia de calor y masa en EPFL y coordinador del proyecto. CMOSAIC: las pilas de chips 3D con refrigeración entre capas no solo ofrecen un mayor rendimiento, sino que, lo que es más importante, permiten sistemas con una eficiencia mucho mayor, evitando así la situación en la que las supercomputadoras consumen demasiada energía para ser accesibles.

Ha habido desafíos en el camino. El diseño del sistema en un chip (SoC) en múltiples niveles reduce la distancia promedio entre los componentes del sistema, lo que mejora la eficiencia y el rendimiento, pero también genera más calor. Por lo tanto, los investigadores deben utilizar técnicas de enfriamiento avanzadas junto con la arquitectura 3D. Bueno, aparentemente, IBM y ETH habían desarrollado previamente una nueva tecnología de enfriamiento por agua para la supercomputadora Aquasar. El sistema de eliminación de calor utiliza microcanales llenos de líquido que funcionan como esponjas, absorbiendo el calor y alejándolo. Los investigadores esperan que la técnica conduzca a sistemas 3D prácticos.

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